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全球速看：09-寄存器

2023-05-24 23:38:10 博客園

(資料圖片)

1.寄存器

組合邏輯存在一個最大的缺點(diǎn)就是存在競爭與冒險,系統(tǒng)會產(chǎn)生不定態(tài);使用時序邏輯電路就會極大的改善這種情況寄存器具有存儲功能,一般是由D觸發(fā)器構(gòu)成,由時鐘脈沖控制,每個D觸發(fā)器能夠存儲一位二進(jìn)制碼D觸發(fā)器工作原理:在一個脈沖信號(一般為晶振產(chǎn)生的時鐘脈沖)上升沿或者是下降沿作用下,將信號從輸入端D送到輸出端Q,如果時鐘脈沖的邊沿信號未出現(xiàn),即使輸入信號改變,輸出信號仍保持原來的值,且寄存器擁有復(fù)位清零功能,其復(fù)位又分為同步復(fù)位和異步復(fù)位.

2.FPGA設(shè)計(jì)KEY1控制LED6,按鍵按下,LED燈點(diǎn)亮;按鍵松開,LED燈熄滅2.1 框圖和波形圖時鐘和復(fù)位信號n-表示低電平有效2.2 同步復(fù)位的D觸發(fā)器和異步復(fù)位的D觸發(fā)器同步復(fù)位同步是工作時鐘同步復(fù)位的意思,當(dāng)時鐘的上升沿或者下降沿到來時,檢測到按鍵的復(fù)位操作才是有效的同步復(fù)位理解:復(fù)位信號與時鐘上升沿不同步,此時,輸出不會隨復(fù)位信號的變化立即變化,直到時鐘上升沿采樣到復(fù)位信號,才發(fā)生變化異步復(fù)位異步復(fù)位就是工作時鐘不同步的意思,復(fù)位信號不關(guān)心時鐘信號,當(dāng)寄存器收到復(fù)位信號的時候,立即執(zhí)行復(fù)位,不用管是不是時鐘上升沿時序邏輯過濾毛刺

使用按鍵控制LED燈,按鍵輸入的信號輸入給輸出信號,假如在某個時鐘周期內(nèi)輸入信號產(chǎn)生了毛刺:*對于組合邏輯,輸出也會有毛刺

對于時序邏輯電路,寄存器在時鐘上升沿進(jìn)行采樣,采樣之后,一個周期內(nèi)都維持一樣的值,兩個上升沿之間的毛刺現(xiàn)象都可以被過濾掉,提高電路的可靠性時序邏輯延遲打拍組合邏輯電路,時鐘和數(shù)據(jù)對齊,時鐘上升沿采集到的是時鐘上升沿對應(yīng)的值時序邏輯電路,時鐘和數(shù)據(jù)對齊,默認(rèn)采集到的是上升沿對應(yīng)數(shù)據(jù)前一時刻的值

2.3 RTL

時鐘,晶振輸入,50MHz復(fù)位信號,低電平有效,由板卡的復(fù)位按鍵輸入

module filp_flop(  input wire sys_clk,  input wire sys_rst_n,  input wire key_in,    output reg led_out);      // 同步復(fù)位  always@(posedge sys_clk)    if(sys_rst_n == 1"b0)      let_out <= 1"b0;    else       let_out <= key_in;endmodule

創(chuàng)建quartus項(xiàng)目,添加文件,進(jìn)行全編譯

module filp_flop(  input wire sys_clk,  input wire sys_rst_n,  input wire key_in,    output reg led_out);      // 異步復(fù)位  always@(posedge sys_clk or negedge sys_rst_n)    if(sys_rst_n == 1"b0)      let_out <= 1"b0;    else       let_out <= key_in;endmodule

推薦使用異步復(fù)位

2.4 Testbench

// 同步復(fù)位`timescale 1ns/1nsmodule tb_flip_flop();  reg sys_clk;  reg sys_rst_n;  reg key_in;  initial begin    sys_clk <= 1"b1;    sys_rst_n <= 1"b0;    key_in <= 1"b0;    #20;    sys_rst_n <=1"b1;    #210;    sys_rst_n <=1"b0;    #40;    sys_rst_n <=1"b1;  end  initial begin    $timeformat(-9,0,"ns",6);    $monitor("@time:%t:key_in=%b,led_out=%b",$time,key_in,led_out);  end  // 模擬系統(tǒng)時鐘  always begin    #10;    sys_clk = ~sys_clk;  end  // 時鐘周期是20ns,保證每次數(shù)據(jù)變化小于時鐘周期,避免差生毛刺  always #20 key_in <= {$random} % 2;    flip_flop flip_flop_inst(    .sys_clk (sys_clk),    .sys_rst_n (sys_rst_n),    .key_in (key_in),    .led_out (led_out)  );endmodule

加載仿真文件,進(jìn)行仿真設(shè)置同步復(fù)位異步復(fù)位

關(guān)鍵詞